Arquitectura asimétrica multicore con procesador de Petri (Record no. 57646)

MARC details
000 -CABECERA
campo de control de longitud fija 08948nam a2200253 a 4500
003 - IDENTIFICADOR DEL NÚMERO DE CONTROL
campo de control AR-LpUFIB
005 - FECHA Y HORA DE LA ÚLTIMA TRANSACCIÓN
campo de control 20250311170521.0
008 - DATOS DE LONGITUD FIJA--INFORMACIÓN GENERAL
campo de control de longitud fija 230201s2015 ag a om 000 0 spa d
024 8# - Otro identificador estandar
Número estándar o código DIF-M8642
-- 8867
-- DIF007873
040 ## - FUENTE DE LA CATALOGACIÓN
Centro catalogador/agencia de origen AR-LpUFIB
Lengua de catalogación spa
Centro/agencia transcriptor AR-LpUFIB
100 1# - ENTRADA PRINCIPAL--NOMBRE DE PERSONA
Nombre de persona Micolini, Orlando
245 10 - MENCIÓN DE TÍTULO
Título Arquitectura asimétrica multicore con procesador de Petri
260 ## - PUBLICACIÓN, DISTRIBUCIÓN, ETC.
Fecha de publicación, distribución, etc. 2015
300 ## - DESCRIPCIÓN FÍSICA
Extensión 1 archivo (10,7 MB) :
Otras características físicas il. col.
502 ## - NOTA DE TESIS
Nota de tesis Tesis (Doctorado en Ciencias Informáticas) - Universidad Nacional de La Plata. Facultad de Informática, 2015.
505 0# - NOTA DE CONTENIDO CON FORMATO
Nota de contenido con formato Capítulo 1 -- Motivación del Paralelismo -- Motivación del Trabajo -- Redes de Petri (RdP) -- Sistemas Multi-Core -- Sistemas Multi-Core y Multiprocesador -- Porqué Procesadores Multi-Core -- Ámbito de la Tesis -- Objetivos y Aportes de la Tesis -- Organización de la Tesis -- Producción Científica Derivada de Resultados Parciales de la Tesis -- Capítulo 2 -- Estudio de Antecedentes de Controladores con RdP -- Introducción -- Objetivos -- Situación Temporal del Trabajo -- La Importancia de esta Investigación -- El Tipo de Problema que se Estudia y la Metodología -- El Alcance y Resultados de la Investigación -- Los Puntos que no son Considerados -- Revisión de la Literatura -- Antecedentes de Hardware/Software para Controladores o Procesadores de Petri (PP) -- Estado de Desarrollo de los Distintos Controladores o Procesadores de RdP -- Distintos Tipos de Controladores -- Implementados por Hardware, Interpretados o Cableados (compilados) -- Reducción de la Memoria de la Unidad de Disparo del Controlador de RdP -- Tipo Reducido de Memoria, Unidad de Disparos -- Implementación del Algoritmo de Disparo RdP en FPGA -- Procesador Reconfigurable para la Simulación de RdP -- Controlador para Evitar Puntos Muertos en RdP por Hardware -- Controlador Programable de Alta Velocidad Basado en RdP -- Unidad de Control con RdP como Procesador Modular de Señal de Alta Velocidad -- Diseño de Controlador Lógico con Enfoque Jerárquico para Aplicaciones Específicas -- Diseño basado en Lógica Programable con Rdp -- De un Modelo con RdP a una Implementación de un Controlador Digital con VHDL -- Distintos tipos de Controladores Implementados por Software, Interpretados o Compilados -- Implementación de una Estación de Trabajo con un Lenguaje de Programación Paralela -- De una RdP IOPT a C -- Generación Automática de Programas Concurrentes con RdP -- Herramienta de Generación de Código para la Simulación y Control basada en CPN -- Herramienta Tailored para la Generación de Códigos de Modelos con RdP -- Implementación de Controladores Digitales en C a partir de Modelos de RdP -- Diseño de un Controlador usando Stretching en RdP Temporizadas para evitar Interbloqueo -- Aplicación a Programas de Controlador Lógico con Modelo de RdP Coloreada -- Caso de RdP Entrada-Salida Plaza-Transición (RdP IOPT) y Herramientas asociadas -- Aplicación de un Controlador de RdP Adaptiva en Tiempo de Ejecución -- Configuración de Nodos de Red de Comunicación -- Circuitos Intra e Inter basados en Componentes de RdP -- Evaluación de Performance para Algoritmos de Ejecución de RdP -- Distintas Formas en que han sido Divididas las RdP -- Según su Interpretación, Diseño y Generación de Espacio de Estados -- Partición de RdP utilizando las operaciones de división -- Extensión de la Operación de División para la Descomposición de RdP de Alto Nivel -- Composición de Modelo mediante la Reutilización de Módulos basados en RdP -- Ejecución de transiciones de RdP distribuidas y resolución de conflictos a través de la transformación de modelos -- Distintas interfaces de Comunicación entre el Procesador/Controlador y los Procesos -- Diseño de Código para Sistemas Embebidos a partir de Modelos con RdP No Autónomas -- Eventos para el Modelado con RdP IOPT para Interacción Humana-Sistema -- Ecore basado en RdP del tipo RdP IOP para la Definición del Modelo -- Desarrollo de Sistemas basados en Módulos con RdP -- Una Herramienta para la Generación de Estados de RdP IOPT -- Antecedentes Previos usados en la Patente -- Conclusión de las Características Implementadas en los Trabajos Estudiados -- Capítulo 3 -- Determinación de la Arquitectura para integrar el PP a un Sistema SMP -- Resumen -- Introducción -- Objetivos -- Objetivos Secundarios -- Restricciones -- Resultados Esperados -- SESC -- Modelado del Procesador en SESC -- Componentes del SESC -- Impacto de la Sincronización y Exclusión Mutua en Sistemas SMP con Múltiples Hilos -- Análisis de la Sincronización entre Hilos -- Relación entre Hilos Sincronizados y Sin Sincronizar -- Análisis de las Opciones -- Desarrollo e Implementación -- Relación entre Eventos y Transición -- Elementos del Algoritmo -- Algoritmo del PP Simplificado -- Implementación y Ejecución del Algoritmo de Petri Simplificado -- Implementación del Mecanismo en el Simulador -- Simulaciones y Mediciones -- Escritores Alternados -- Productor / Consumidor -- Algoritmo de Simulación de una Planta de Embalaje -- Caso de Algoritmo de Control -- Resultados y Conclusiones -- Capítulo 4 -- Sistema Multi-Core Sincronizado por un PP Implementado en una FPGA -- Resumen -- Objetivos -- Objetivos Secundarios -- Restricciones -- Materiales y Metodología del Trabajo -- Resultados Esperados -- Mejoras Alcanzadas con este Enfoque -- RdP Extendidas -- Poder de Expresión de las RdP -- Relación entre las Funciones del Monitor y las RdP Extendidas y No Autónomas (RdPnA) -- Requerimientos del PP -- Implementación del Sistema Embebido -- Diagrama en Bloque del PP -- Direcciones Mapeadas en Memoria -- Implementación en Hardware del PP -- Arquitectura del PP -- Algoritmo para la Ejecución de RdPnA -- Colas de Entrada y Salida del PP -- Señales de Control -- Desarrollo de las Aplicaciones de Prueba -- Implementación del Sistema Operativo -- Desarrollo de las Aplicaciones -- Medición del Rendimiento -- Caso de Prueba para Dos Escritores -- Caso de Prueba para 4 Escritores -- Caso de Prueba para 6 Escritores . -- Análisis y Resultados -- Resultados y Conclusiones -- Capítulo 5 -- Procesador de Petri Temporal -- Resumen -- Objetivos -- Los objetivos Secundarios -- Desarrollo -- PP Diseño e Implementación -- Arquitectura General del Sistema -- Restricciones -- Requerimientos para la Construcción del PP -- Ampliación de la Arquitectura del PP -- Arquitectura del PPcT -- Funcionamiento del PPcT -- Procesador de RdP con Tiempo (PPcT) -- Algoritmo para la ejecución de RdPcT -- Arquitectura del PPTm -- Módulo de Cálculo de la Ecuación de Estado -- Módulo para Disparos Múltiples del PP, PPcT y PPTm -- Manejo de Interrupciones -- Arquitectura del Generador de Interrupciones -- Funcionamiento del Sistema -- Resultados Obtenidos -- Crecimiento del Tamaño del IP-Core con |P| y |T| -- Medidas de Rendimiento -- Mediciones Realizadas -- Arquitectura del PPcT con otros Brazos -- Resultados y Conclusiones -- Capítulo 6 -- Procesador de Petri Jerárquico -- Resumen -- Objetivos -- Objetivos Secundarios -- Desarrollo -- Análisis para la Implementación -- División de RdP -- Alternativas para Dividir una RdP -- Análisis Preliminar de Disminución de Recursos -- Consideraciones para División RdP -- Consideraciones para obtener Redes Jerárquicas Divididas por Transiciones -- Componentes del PP y el HPP -- Consideración por Eventos entre los Procesos y el HPP -- Software para la Simulación del Modelo HPP -- Requerimientos del Software de Simulación del HPP -- Software para la Evaluación del HPP -- Ejemplo de Simulación -- Implementación en Hardware del HPP -- Arquitectura del Sistema -- Arquitectura del HPP -- Comunicación entre Procesos y HPP -- Evaluación del Hardware del HPP -- Estudio de Crecimiento del Hardware -- Pruebas para Determinar el Desempeño -- Resultados y Conclusiones -- Capítulo 7 -- Procesador de Petri (PP) Comunicación y Código de Procesos -- Resumen -- Objetivos -- Antecedentes -- Etiquetas de Transición -- Procesos -- Modelado de RdP Orientada a Procesos (POPN) -- Introducción -- Método de Modelado -- Caso de Aplicación -- Tráfico Marino -- Caso de Aplicación -- Celda de Manufactura Flexible -- Resultados y Conclusiones -- Capítulo 8 -- Resumen de Resultados, Conclusiones, Contribuciones y Líneas Abiertas -- Introducción -- Resumen de Resultados -- Conclusiones -- Contribuciones -- Líneas de Investigación Abiertas -- Referencias Bibliográficas
650 #4 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia o nombre geográfico como elemento de entrada ARQUITECTURAS MULTICORE
650 #4 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia o nombre geográfico como elemento de entrada MODELADO DE SISTEMAS
650 #4 - PUNTO DE ACCESO ADICIONAL DE MATERIA--TÉRMINO DE MATERIA
Término de materia o nombre geográfico como elemento de entrada REDES DE PETRI
700 1# - PUNTO DE ACCESO ADICIONAL--NOMBRE DE PERSONA
Nombre de persona De Giusti, Armando Eduardo ,
-- Director/a
700 1# - PUNTO DE ACCESO ADICIONAL--NOMBRE DE PERSONA
Nombre de persona Naiouf, Ricardo Marcelo ,
-- Codirector/a
856 40 - LOCALIZACIÓN Y ACCESO ELECTRÓNICOS
Identificador Uniforme del Recurso <a href=" http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2555"> http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2555</a>
942 ## - ELEMENTOS DE PUNTO DE ACCESO ADICIONAL (KOHA)
Tipo de ítem Koha Tesis de posgrado
Holdings
Estado de retiro Estado de pérdida Estado dañado Disponibilidad Biblioteca permanente Biblioteca actual Fecha de adquisición Número de inventario Total de préstamos Signatura topográfica completa Código de barras Fecha visto por última vez Precio válido a partir de Tipo de ítem Koha Colección Identificador Uniforme del Recurso
      Préstamo a domicilio Biblioteca de la Facultad de Informática Biblioteca de la Facultad de Informática 11/03/2025 DIF-05208   TES 15/64 DIF-05208 11/03/2025 11/03/2025 Tesis de posgrado    
      No corresponde Biblioteca de la Facultad de Informática Biblioteca de la Facultad de Informática 11/03/2025         11/03/2025 11/03/2025 Tesis de posgrado Biblioteca digital https://doi.org/10.35537/10915/46173
      No corresponde Biblioteca de la Facultad de Informática Biblioteca de la Facultad de Informática 11/03/2025         11/03/2025 11/03/2025 Tesis de posgrado Biblioteca digital http://catalogo.info.unlp.edu.ar/meran/getDocument.pl?id=2555